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[LLDB] Update AArch64 Dwarf and EH frame register numbers
This patch updates ARM64_ehframe_Registers.h and ARM64_DWARF_Registers.h with latest register numbers in line with AArch64 SVE support. For refernce take a look at "DWARF for the ARM® 64-bit Architecture (AArch64) with SVE support" manual from Arm. Version used: abi_sve_aadwarf_100985_0000_00_en.pdf
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50f24331fd
commit
a65da5f592
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@ -51,7 +51,31 @@ enum {
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sp = x31,
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sp = x31,
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pc = 32,
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pc = 32,
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cpsr = 33,
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cpsr = 33,
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// 34-63 reserved
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// 34-45 reserved
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// 64-bit SVE Vector granule pseudo register
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vg = 46,
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// VG ́8-bit SVE first fault register
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ffr = 47,
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// VG x ́8-bit SVE predicate registers
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p0 = 48,
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p1,
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p2,
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p3,
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p4,
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p5,
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p6,
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p7,
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p8,
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p9,
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p10,
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p11,
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p12,
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p13,
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p14,
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p15,
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// V0-V31 (128 bit vector registers)
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// V0-V31 (128 bit vector registers)
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v0 = 64,
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v0 = 64,
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@ -85,9 +109,41 @@ enum {
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v28,
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v28,
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v29,
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v29,
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v30,
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v30,
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v31
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v31,
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// 96-127 reserved
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// VG ́64-bit SVE vector registers
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z0 = 96,
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z1,
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z2,
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z3,
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z4,
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z5,
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z6,
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z7,
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z8,
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z9,
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z10,
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z11,
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z12,
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z13,
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z14,
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z15,
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z16,
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z17,
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z18,
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z19,
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z20,
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z21,
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z22,
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z23,
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z24,
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z25,
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z26,
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z27,
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z28,
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z29,
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z30,
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z31
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};
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};
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} // namespace arm64_dwarf
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} // namespace arm64_dwarf
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@ -49,10 +49,34 @@ enum {
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lr, // aka x30
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lr, // aka x30
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sp, // aka x31 aka wzr
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sp, // aka x31 aka wzr
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pc, // value is 32
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pc, // value is 32
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cpsr
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cpsr,
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};
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// 34-45 reserved
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enum {
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// 64-bit SVE Vector granule pseudo register
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vg = 46,
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// VG ́8-bit SVE first fault register
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ffr = 47,
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// VG x ́8-bit SVE predicate registers
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p0 = 48,
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p1,
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p2,
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p3,
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p4,
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p5,
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p6,
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p7,
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p8,
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p9,
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p10,
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p11,
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p12,
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p13,
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p14,
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p15,
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// V0-V31 (128 bit vector registers)
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v0 = 64,
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v0 = 64,
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v1,
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v1,
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v2,
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v2,
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@ -84,7 +108,41 @@ enum {
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v28,
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v28,
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v29,
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v29,
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v30,
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v30,
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v31 // 95
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v31,
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// VG ́64-bit SVE vector registers
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z0 = 96,
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z1,
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z2,
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z3,
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z4,
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z5,
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z6,
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z7,
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z8,
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z9,
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z10,
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z11,
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z12,
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z13,
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z14,
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z15,
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z16,
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z17,
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z18,
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z19,
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z20,
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z21,
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z22,
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z23,
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z24,
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z25,
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z26,
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z27,
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z28,
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z29,
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z30,
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z31
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};
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};
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}
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}
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