ci mdio.v
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yunlongLi
parent
54474aa1df
commit
3d8c285ac0
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@ -0,0 +1,263 @@
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//==========================================================
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//--Author : colonel
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//--Date : 11-11
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//--Module : mdio
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//--Function: mdio contains the send and receiver
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//--Ref: https://blog.csdn.net/yingyu12345/article/details/126129452
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//==========================================================
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module MDIO(
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//==========================< 端口 >=========================
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input rst,
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input clk,
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output reg mdc,
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inout mdio,
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input start , //开始传输标志 高电平有效，结束传输后拉低
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input [1:0] opcode ,
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input [4:0] phy_addr , //phy address
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input [4:0] reg_addr , //phy register address
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input [15:0] write_data , //write smi data
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output reg [15:0] phy_reg , //read smi data
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output reg transfer_end //write or read finished
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);
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//==========================< 信号 >=========================
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reg mdio_oe;
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reg mdio_out;
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wire mdio_in;
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||||
assign mdio = mdio_oe ? mdio_out : 1'bz ;// MDIO数据输出或高阻, 0-READ,1-WRITE
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||||
assign mdio_in = mdio;
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//产生MDC 时钟
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parameter NUM=49; //50M/100=500k
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reg [5:0] cnt;
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always @(posedge clk or negedge rst)
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begin
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if(!rst)
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||||
begin
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cnt<=0;
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||||
mdc<=0;
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||||
end
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||||
else if (cnt==NUM)
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||||
begin
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||||
cnt<=0;
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||||
mdc<=mdc+1;
|
||||
end
|
||||
else
|
||||
begin
|
||||
cnt<=cnt+1;
|
||||
end
|
||||
end
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||||
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//数据流，上升沿有效
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||||
parameter preamble = 8'b00000001;
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||||
parameter st = 8'b00000010;
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||||
parameter op = 8'b00000100;
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||||
parameter phyad = 8'b00001000;
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||||
parameter regad = 8'b00010000;
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||||
parameter ta = 8'b00100000;
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||||
parameter data = 8'b01000000;
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||||
parameter idle = 8'b10000000;
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||||
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||||
//检测上升沿，产生开始传输脉冲
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||||
reg start_next;
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||||
wire start_edge;
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||||
always @(posedge mdc or negedge rst)
|
||||
begin
|
||||
if(!rst)
|
||||
begin
|
||||
start_next<=0;
|
||||
end
|
||||
else
|
||||
start_next<=start;
|
||||
end
|
||||
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||||
assign start_edge=!start_next & start;
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||||
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||||
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||||
//状态转移
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||||
reg [7:0] state,state_next;
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||||
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||||
always @(posedge mdc or negedge rst )
|
||||
begin
|
||||
if(!rst)
|
||||
begin
|
||||
state<=idle;
|
||||
end
|
||||
else if(start_edge)
|
||||
begin
|
||||
state<=preamble;
|
||||
end
|
||||
else
|
||||
state<=state_next;
|
||||
end
|
||||
|
||||
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||||
//接口数据缓存
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||||
reg [1:0] st_code; //mdio start code
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||||
reg [1:0] ta_code ; //mdio write code
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||||
reg [1:0] op_code;
|
||||
reg [4:0] regaddr;
|
||||
reg [4:0] phyaddr;
|
||||
reg [15:0] writedata;
|
||||
|
||||
|
||||
reg [7:0] counter;
|
||||
always @(posedge mdc or negedge rst)
|
||||
begin
|
||||
if(!rst)
|
||||
begin
|
||||
counter<=0;
|
||||
end
|
||||
else if(counter==64)
|
||||
begin
|
||||
counter<=0;
|
||||
transfer_end<=1;
|
||||
end
|
||||
else if(state!=idle)
|
||||
begin
|
||||
transfer_end<=0;
|
||||
counter<=counter+1;
|
||||
end
|
||||
|
||||
end
|
||||
|
||||
|
||||
always @(negedge mdc)
|
||||
begin
|
||||
state_next<=state;
|
||||
case(state)
|
||||
preamble:
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||||
begin
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||||
st_code<= 2'b01 ;
|
||||
ta_code<= 2'b10 ;
|
||||
op_code<=opcode;//缓存
|
||||
regaddr<=reg_addr;
|
||||
phyaddr<=phy_addr;
|
||||
writedata<=write_data;
|
||||
mdio_oe<=1;
|
||||
mdio_out<=1;
|
||||
if(counter==31)
|
||||
begin
|
||||
state_next<=st;
|
||||
end
|
||||
end
|
||||
st:
|
||||
begin
|
||||
mdio_oe<=1;
|
||||
mdio_out<=st_code[1];
|
||||
st_code<=st_code<<1;
|
||||
if(counter==33)
|
||||
begin
|
||||
state_next<=op;
|
||||
end
|
||||
end
|
||||
op:
|
||||
begin
|
||||
mdio_oe<=1;
|
||||
mdio_out<=op_code[1];
|
||||
op_code<=op_code<<1;
|
||||
if(counter==35)
|
||||
begin
|
||||
state_next<=phyad;
|
||||
end
|
||||
end
|
||||
phyad:
|
||||
begin
|
||||
mdio_oe<=1;
|
||||
mdio_out<=phyaddr[4];
|
||||
phyaddr<=phyaddr<<1;
|
||||
if(counter==40)
|
||||
begin
|
||||
state_next<=regad;
|
||||
end
|
||||
end
|
||||
regad:
|
||||
begin
|
||||
mdio_oe<=1;
|
||||
mdio_out<=regaddr[4];
|
||||
regaddr<=regaddr<<1;
|
||||
if(counter==45)
|
||||
begin
|
||||
state_next<=ta;
|
||||
end
|
||||
end
|
||||
ta:
|
||||
begin
|
||||
if(opcode==2'b10)
|
||||
begin
|
||||
mdio_oe<=0;
|
||||
if(counter==47)
|
||||
begin
|
||||
state_next<=data;
|
||||
end
|
||||
end
|
||||
if(opcode==2'b01)
|
||||
begin
|
||||
mdio_oe<=1;
|
||||
mdio_out<=ta_code[1];
|
||||
ta_code<=ta_code<<1;
|
||||
if(counter==47)
|
||||
begin
|
||||
state_next<=data;
|
||||
end
|
||||
end
|
||||
end
|
||||
data:
|
||||
begin
|
||||
if(opcode==2'b10)//读取
|
||||
begin
|
||||
mdio_oe<=0;
|
||||
//读取放到外面；
|
||||
if(counter==63)
|
||||
begin
|
||||
state_next<=idle;
|
||||
end
|
||||
end
|
||||
if(opcode==2'b01)//写入
|
||||
begin
|
||||
mdio_oe<=1;
|
||||
mdio_out<=writedata[15];
|
||||
writedata<=writedata<<1;
|
||||
if(counter==63)
|
||||
begin
|
||||
state_next<=idle;
|
||||
end
|
||||
end
|
||||
end
|
||||
idle:
|
||||
begin
|
||||
mdio_oe<=0;
|
||||
if(counter==64)
|
||||
begin
|
||||
state_next<=idle;
|
||||
end
|
||||
end
|
||||
default:
|
||||
begin
|
||||
state_next<=idle;
|
||||
end
|
||||
|
||||
endcase
|
||||
end
|
||||
|
||||
//读取数据
|
||||
always @(posedge mdc or negedge rst )
|
||||
begin
|
||||
if(!rst)
|
||||
begin
|
||||
phy_reg<=0;
|
||||
end
|
||||
else if(state_next==data )
|
||||
begin
|
||||
phy_reg<={phy_reg[14:0],mdio_in};
|
||||
end
|
||||
else
|
||||
phy_reg<=phy_reg;
|
||||
end
|
||||
|
||||
endmodule
|
||||
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