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@[TOC](verilog-mode中的AUTO_TEMPLATE)
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对于Verilog-mode中的模块例化，在使用AUTOINST机制时，一般都不是单独使用的，因为它默认是端口名和连接的名字都是一样的；
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但是我们基本是有所改动的，所以需要使用AUTO_TEMPLATE来进行基于正则表达式的替换；
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# AUTO_TEMPLATE
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## 正则表达式匹配
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### $.*$(即\(.*\))--需要进行转义一下
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被$xx$包裹的部分会被记录，后续通过\1,\2来引用；
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```
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自动连接未明确列出的端口，保留原始名称。
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示例：
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若模板为 .$.*$ (\1[])，则：
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端口 .data_in → 生成 .data_in(data_in[])
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端口 .enable → 生成 .enable(enable[])
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```
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Demo:
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/* mcu_crg AUTO_TEMPLATE (
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.i_scan_mode (1'b0),
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.i_scan_rst_n (1'b1),
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.o_\(.*\) (\1[]), //这样是方便是捕获得到的 \1
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);*/
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```
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### \1
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尽量便面硬编码，自动匹配；
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在正则表达式 $ $ 中，\1 表示引用 第一个捕获组 匹配到的内容，\2 表示第二个捕获组，以此类推；
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| 输入字符串 | 正则$.*$ | 捕获组\1内容 |
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|-----------|---------|------------ |
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| “data_in” | $.*$ | data_in |
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| "addr_bus" | $.*$_bus | addr |
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|"ctrl[3]" | $.*$$$.*$$ | ctrl |
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Demo:
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```verilog
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/* xxx AUTO_TEMPLATE (
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.hclk (mcu_mtrx_clk),
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.hresetn (mcu_mtrx_rst_n),
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.hgrant (1'b1),
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.hbusreq (),
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.hlock (),
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.hresp1 ({1'b0,hresp_ahb_m5}),
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.hresp2 ({1'b0,hresp_ahb_m6}),
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.$h.*$1 (\1_ahb_m5[]),
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.$h.*$2 (\1_ahb_m6[]),
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.hsel (hselx_ahb_s7),
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.hready_resp (hreadyout_ahb_s7),
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.$h.*$ (\1_ahb_s7[]),
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.debug_.* (),
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.int_.* (),
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); */
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```
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**.debug_.* () 和 .int_.* () 的作用就是明确不连接所有调试和中断信号**。这是Verilog-mode中处理未使用端口的标准化做法，既避免冗余代码，又保证工具链解析的清晰性。
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* 正则捕获组:
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$h.*$：匹配以 h 开头的信号名（如 haddr），通过 \1 动态引用。
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示例：.$h.*$1 (\1_ahb_m5[]) → 若匹配 haddr1，则生成 .haddr1(haddr_ahb_m5[])
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* 空连接与常量
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hgrant (1'b1)：直接绑定常量高电平。
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hbusreq ()：悬空不连接。
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* 通配符忽略
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debug_.* ()：忽略所有 debug_ 开头的信号。
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int_.* ()：忽略所有 int_ 开头的信号。
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### [0-9]
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```verilog
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.gather_info_$[0-9]+$ (gather_node_y_\1_info[]),
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.gather_intr_mask_$[0-9]+$ (gather_node_y_\1_intr_mask[]),
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```
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进行映射连接
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### 输入接0，输出悬空
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```verilog
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.noc_ndma_r1_* (*if (equal vl-dir "input") "'0\"" "\"")")
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```
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匹配目标： 所有以 .noc_ndma_r1_ 开头的端口（如 .noc_ndma_r1_data、.noc_ndma_r1_en）。
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条件逻辑： 如果端口方向是 input，则将其连接为 **常量 '0**（即接地）。否则（output 或 inout），悬空不连接（""）。
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```verilog
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/* 提取信号名前缀并复用 */
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.$.*$_req (\1_ack[]) // 将 "mem_req" 映射为 ".mem_req(mem_ack[])"
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```
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```verilog
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.spi_\(.*\) ( @"(if(equal vl-dir \\"input\\") \\"xxx_spi_s_\1[]\\" \\"xxx_spi_s_\1[]\\" )" )
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```
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匹配规则：当是input端口时候，匹配什么；当是output端口时候，匹配什么；
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## AUTO_TEMPLATE 联合AUTOINST使用
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记住AUTO_TEMPLATE只是基于正则表达式的字符替换，一定是要出发AUTOINST才能进行例化模块使用；
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给出示例模板：
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```verilog
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//==S1
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/* moduleNmae AUTO_TEMPLATE "u_moduleName"(
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//==表达式规则
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); */
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//==S2
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moduleNmae u_moduleName (/*AUTOINST*/);
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//==S3
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按键"\a" 看看有无报错；
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``` |